设计的课题背景及其主要内容
针对自制的NiosII适配板，开发设计相关SOPC实验，一方面可以锻炼基于NiosII的嵌入式软件编程技术，另一方面可以充分利用GW48实验平台的外围实验资源。自制实验板的部分外围资源，能方便学生在寝室等非实验室地点独立使用。
这次设计的主要内容有以下几点：
（1）熟练掌握QuartusII软件和NiosII IDE软件的使用；
（2）学习和掌握基于FPGA的SOPC嵌入式系统设计技术；
（3）学习基于NiosII软核的软件设计技术；
（4）基于自制NiosII实验板开发设计性实验或综合性实验；
（5）编写基于NiosII实验板实验项目的实验指导书。
嵌入式系统是当今非常热门的研究领域，早期多以单片机为核心，应用领域非常广泛。但单片机系统功能比较简单，速度较慢，难以适应现代技术的快速发展，随着现场可编程逻辑阵列(FPGA)技术的日益成熟，基于片上可编程系统(SOPC)的嵌入式处理器越来越多地受到人们的关注。特别是Altera公司推出的Nios嵌入式处理器软核，通过软件编程的方法可灵活地实现嵌入式处理器的功能，并且针对FPGA进行性能优化，可大大提高系统性能。它还具有片上调试功能，便于系统的设计和调试。Nios嵌入处理器软核在国外已广泛应用于通信、家电和控制等众多领域，国内正在推广应用Nios嵌入处理器的推广和用户的开发。
在这样的环境下，如果我们能自己开发出基于GW48系列实验平台的NiosII实验板，那将使我们在寝室等非实验室地点也能方便独立地使用，节省了大量资源，而且还锻炼了基于NiosII的嵌入式软件编程技术这方面的能力。这就使这次的设计意义重大。
系统整体设计方案
3.1.1  核心处理器选型
由于嵌入式系统应用需求的多样性，基于FPGA的嵌入式系统设计方法越来越体现出自身的优势。基于应用广泛性、灵活性的选型原则选定Altera公司的Cyclone系列的FPGA作为实验开发平台的核心。目前，Cyclone系列的FPGA包括EPIC3、EPIC4、EP1C6、 EPIC12、EPIC20等型号。本设计选择EP1C6Q240C8作为处理器，具体原因如下：
（1）从硬件设计方面，EP1C6Q240C8具有拥有5980个逻辑单元(LE) 足够装入一个NIOS软核，以及用户自定义逻辑设计，拥有最多98个通用I/O口，尽管I/O口在Cyclone系列中不如其他充足，但是已经满足在本设计中的I/O口需求，并可以提供足够多的扩展口，并在运算速率上大大提升，节约了更多资源。
（2）从软件设计方面，Altera公司提供完整的开发工具。通过ALTERA公司的Quartus Il软件可以对EP1C6的I/O脚很方便的进行定义、配置；允许通过编程下载到FPGA中，在不改变硬件电路板的基础上得到需要的功能模块电路、各类外围接口、或者控制功能;通过SOPC Builded可以对NIOS软核外围基本器件进行配置。
    （3）从价格和应用方面，EP1C6Q240C8比较低廉，而且市场上货源充足，适合进行实验性开发。
基于FPGA的嵌入式系统设计是现在以及将来的嵌入式系统设计的趋势，它具有的优势正越来越体现出来。
3.1.2  系统整体结构
由功能需求分析确定硬件结构原理图如图3-1所示：
 
图 3-1 硬件结构原理图
系统模块基本组成：
（1）微处理器：采用Altera公司生产的Cyclone系列的EP1C6Q240C8。
（2）FLASH存储器：采用一片AM29LV160 FLASH存储器，大小为4M字节，用于存放程序等。
（3）SDRAM存储器：用一片HY57V641620作为SDRAM存储器，大小为8M字节，可满足μClinux操作系统及各种较复杂算法程序的运行要求。
（4）串行接口：采用电平转换芯片MAX3232ACPE接DB9针的RS232串行接口。
（5）JTAG接口：采用CON10A芯片作为JTAG接口芯片。
（6）USB接口:采用T CY7C68013芯片作为USB接口芯片。
（7）电源模块：采用AMS1117芯片对5V电源运算生成1.5V与3.3V电源。
3.2  CPU系统核心设计
    本实验开发平台的系统核心是一块ALTERA公司的Cyclone系列的微处理器EP1C6Q240C8。为手持设备和一般应用提供了高性价比和高性能的微控制器解决方案。
   Cyclone系列是目前市场上性价比最优且价格最低的FPGA之一，它基于成本优化的全铜1.5V SRAM工艺，支持各种单端I/O标准如LVTTL、LVCMOS、PCI和SSTL-2/3，通过LVDS和RSDS标准提供多达173个通道的差分I/O支持。每个LVDS通道高达640Mbps。Cyclone器件具有双数据速率(DDR) SDRAM和FCRAM接口的专用电路。Cyclone系列的FPGA中有两个锁相环(PLLs)提供六个输出和层次时钟结构，以及复杂设计的时钟管理电路。这些业界最高效架构特性的组合使得FPGA系列成为ASIC最灵活和最合算的替代方案，并且完全支持Altera公司的NIOS处理器，支持通过SOPC(可编程片上系统)软件对这个系列的芯片进行了专门的优化，使其性能得到更一步提高。
EP1C6Q240C8芯片的特性如下：
（1）拥有5980个逻辑单元(LE)。
（2）20个M4K存储块。
（3）全部RAM位数为92160。
（4）两个锁相环。
（5）173个可用的I/O脚。
（6）支持通过低成本串行配置器件配置。
（7）全面支持LVTTL, LVCMOS, SSTL-2和SSTL-3 I/O标准。
（8）支持66MHz, 32位的PCI标准。
（9）支持低速 LVDS I/O。
（10）最高支持8个全局时钟线。
（11）支持外部存储器，包括DDR SDRAM (133 MHz ), FCRAM, SDRAM。
（12）支持IP核复用设计，包括Altera Mega Core以及Altera Megafunctions Partners Program (AMPPSM) megafunctions。
EP1C6Q240C8共有180只引脚，采用QFP封装，主要引脚功能描述如下：
（1）VCCIO[1..4]:为BANKI-BANK4的I/O脚供电，并且为所有I/O标准下的输出缓冲区供电。
（2）VCCINT[ 1..4]:内部逻辑列供电脚，并且为LVDS, SSTL2,’ SSTL3I/O标准的输入冲区供电。
（3）VCCA PLL[1..2]:为两个PLL供电。
（4）CONF DONE:专用配置状本引脚，不能作为一般I/O脚使用。
（5）nSTATUS:专用配置状态引脚，不能作为一般I/O脚使用。
（6）nCONFIG:专用配置控制输入，当引脚信号从1跳变到0时，会使目标器件复位;当引脚信号从0跳变到1时，开始配置器件，当此引脚为低时，其他I/O脚都为三态。
（7）DCLK:在被动串行配置状态，DCLK为一个时钟输入脚，.作为从外部器件向EP1C6Q240C8输入的是时钟配置数据:在主动串行配置状态，当EP1C6Q240C8为主设备时，DCLK是一个时钟输出脚。它是配置专用引脚。
（8）DATAO:配置专用数据输入脚。
（9）nCE:低有效芯片选中脚。
（10）nCEO:当器件配置完成后，此引脚为低。
（11）ASDO：EP1C6Q240C8主动串行输出引脚，主动串行配置时，P1C6T144C8控制配置，并且通过ASDO脚发送地址和控制信息。
（12）nCSO:芯片选择引脚，用于选择串行配置器件。
（13）INIT DONE:指出EP1C6Q240C8进入用户模式，这个引脚在配置完成之后可以作为通用I/O口使用。
（14）CLKUSR:选择是否使用用户提供时钟输入，使一个或多个器件初始同步，这个引脚在配置完成之后可以作为通用I/O口使用。
（15）DEV CLRn:当DEV CLRn为低时，EP1C6Q240C8所有寄存器的内容被清除:当DEVee CLRn为高时，所有的I/O脚按设计工作。
（16）DEV OE:当DEV OE为低时，EP1C6Q240C8所有的I/O脚为三态:当DEV OE为高时，所有的I/O脚按设计工作。
（17）MSE[1..0]:模式专用选择引脚，用于选择EP1C6Q240C8配置模式。
（18）TMS, TDI, TCK, TDO:用于JTAG口引脚，TMS, TCK, TDI均须连接一个上拉电阻;引出后作为调试端口。
（19）CLKO, CLKl:专用全局时钟输入，同时作为PLL1的输入。
（20）CLK2, CLK4:专用全局时钟输入，同时作为PLL2的时钟输入。
3.3  外围电路及接口电路设计
3.3.1  电源电路
系统需要使用1.5V, 3.3V和5V直流电源，其中，EP1C6Q240C8内核使用1.5V电源，EP1C6Q240C8的I/O口、MAX3232ACPE、LCD接口等器件使用3.3V电源，RTI,8019AS使用5V电源。为简化系统电源电路的设计，要求整个系统的输入电压为高质量的5V直流电压电源。系统电源电路如图3-2所示：
 
 
图3-2 电源电路
3.3.2  晶振电压及PLL电压电路
晶振采用100MHz的有源晶振，为了使系统有稳定的时钟输入，要对晶振的输入电压以及PLL的输入电压通过简单的LC滤波电路做滤波处理，使其电压更加稳定，尽可能减小干扰。如图3-3、图3-4所示：
 
图 3-3 晶振电路
 
图3-4 PLL的输入电压电路
3.3.3  按键电路
下图3-5为按键电路，本设计是采用并行键盘控制芯片，分别将4个按键一端引入FPGA的4个管脚（Key1-Key4）,同时通过阻抗RK上拉到3.3V电源，按键另端直接下拉到GND。按键默认状态为高电平；用户按下任一键，则对应的FPGA管脚电平跳变到低电平，表示信号输入。
 
图3-5 按键电路
3.3.4  JTAG接口电路
JTAG ( Joint Test Action Group)是一种国际标准测试协议，主要用于芯片内部测试及对系统进行仿真、调试。JTAG技术是一种嵌入式调试技术，它在芯片内部封装了专门的测试电路，可以通过专用的JTAG测试软件对芯片内部节点进行测试。目前大多数比较复杂的器件都支持JTAG协议，如ARM、DSP、FPGA器件等。JTAG接口常用于实现ISP（In-System Programmable，在系统编程)功能，如对FLASH器件进行编程等。通过JTAG接口，可对芯片内部的所有部件进行访问，因而是开发调试嵌入式系统的一种简洁而高效的手段。
EP1C6Q240C8有四个专用引脚TMS、TDI、TCK、TDO与Altera公司的专用下载电缆——Byte Blaster II通过一个十针的插座相连，用于下载以及在线调试，电路如图3-6：